先進封裝是什麼？技術原理、應用與對 AI 晶片的影響

近年AI運算、手機與高效能運算（HPC）愈來愈需要在有限空間內整合處理器、記憶體與不同功能的晶粒。「先進封裝」因此成為半導體產業的關鍵技術之一。它不是把電晶體做得更小的晶圓前段製程，而是透過晶粒互連、堆疊與組裝，在晶圓級或封裝階段把多個晶片整合成協同工作的系統。

簡單來說，傳統封裝主要負責保護晶粒，並將晶粒接到電路板；先進封裝則進一步處理晶粒彼此之間的高速連線、供電與散熱。設計團隊可以把最適合的邏輯晶粒、記憶體或輸入輸出晶粒分開製造，再整合在同一個封裝內。這種做法稱為異質整合，也是晶粒（chiplet）設計的重要基礎。ASE 對異質整合的說明指出，不同功能、尺寸或製程技術的元件可組合成更高階的系統。

一個大型中央晶粒和四組堆疊晶粒置於布滿細密金屬走線的中介層上，整體固定在深色封裝基板 — 示意：中央運算晶粒與周邊記憶體堆疊配置於同一模組；實際產品結構會依設計而異。

先進封裝如何運作？

封裝中的晶粒必須交換大量資料，還要穩定取得電力並排出熱能。工程師會依產品需求選用矽中介層、重佈線層（RDL）、矽穿孔（TSV）、微凸塊或更精細的晶粒鍵結方式。常見流程包括先測試晶粒、把合格晶粒放置並連接在中介結構上，再完成封裝、檢查訊號與熱相關表現。不同廠商、封裝架構和產品的製程細節並不相同；這不是只有「把晶片疊起來」一個動作。

設計上的核心，是讓晶粒之間的連線更短、更密，並在封裝空間內安排足夠的資料通道和供電路徑。縮短互連距離有機會降低訊號傳輸所需的功耗與延遲，但整體效益仍取決於介面、電路、散熱和系統設計，不能只憑封裝名稱推斷成品速度。

2.5D、3D、CoWoS、InFO 和 SoIC 有什麼不同？

「2.5D」和「3D」通常用來描述晶粒相對位置與互連架構；各家公司也會用自己的技術名稱。以下列出幾種常被拿來討論的方案：

架構或技術	主要做法	常見用途與閱讀重點
2.5D 封裝／CoWoS	多個晶粒並排，透過矽中介層或 RDL 中介結構連接。	可將邏輯晶粒與高頻寬記憶體（HBM）放在同一封裝，常見於 AI 與 HPC。TSMC 說明 CoWoS 會整合 SoC 與 HBM，而矽中介層與 RDL 中介層是不同選項。
扇出型封裝／InFO	將重佈線延伸至晶粒周圍，形成高密度連線；特定型式也可堆疊封裝或整合多顆晶粒。	可用於要求薄型化的行動裝置，也有面向晶粒整合的版本。TSMC 的 InFO 說明列出 RDL、TIV 及 InFO-PoP、InFO-oS 等不同架構。
3D 堆疊／SoIC 等	把晶粒垂直堆疊，採用高密度垂直互連，縮短晶粒間距離。	可在更小面積內整合異質功能，但設計、測試和散熱更具挑戰。TSMC 將 SoIC 定義為晶圓級 3D 晶片堆疊平台；Intel 的 Foveros Direct 則說明採用銅對銅混合鍵結。

這些名稱不代表可以彼此互換，也不代表所有產品都採用同一種中介層或鍵結方式。比較規格時，應看晶粒配置、互連技術、能整合哪些元件，以及封裝如何滿足產品的電力與散熱需求。像 Intel 的封裝技術說明也展示了並排連接、垂直堆疊與混合配置等不同方向。

為什麼先進封裝對 AI 晶片重要？

AI 加速器不只需要大量運算，也必須快速把模型參數與中間資料送到運算核心。若資料搬移跟不上，運算單元就可能等待記憶體。把 HBM 放在處理器附近，並用高密度互連提供寬廣的資料通道，是 2.5D 封裝在 AI 晶片上的重要用途。先進封裝也能把大型設計拆成多個晶粒，讓不同功能採用合適的製程，再整合成一個封裝；這提高了架構彈性，但需要封裝、晶片與系統端共同設計。

一個具體例子是 NVIDIA 公開的 Blackwell 架構：官方資料指出，其 GPU 由兩個受光罩尺寸限制的晶粒組成，並以每秒 10 TB 的晶粒間互連連成單一 GPU。這說明封裝內互連可以成為高效能晶片設計的一部分，但這個數值是該產品的晶粒間連線規格，不能直接當作所有先進封裝或 HBM 頻寬的通用指標。NVIDIA Blackwell 官方架構介紹提供了該產品的設計資訊。

晶粒間介面標準也影響 chiplet 生態系。UCIe 聯盟的規格涵蓋晶粒互連、管理與測試；聯盟於 2025 年公布的 3.0 規格支援 48 GT/s 與 64 GT/s 資料速率。符合某一標準並不會自動保證任意晶粒都能互通，還須確認實際產品支援的規格版本、封裝設計與協定。可先查看 UCIe 官方規格頁，再核對晶片供應商的相容性資料。

優勢之外，還有哪些限制？

熱管理更複雜：高功耗運算晶粒、記憶體堆疊與密集互連集中在有限空間，熱點與散熱路徑都需要共同規劃。封裝能改善資料路徑，卻不會消除晶片散熱問題。
組裝和測試難度提高：多顆晶粒增加了檢查、對位、鍵結、供電與訊號完整性的要求。先做晶粒測試、篩出已知良品，有助於避免不良晶粒進入高成本組裝流程；Intel 也將晶粒測試列為先進封裝的重要一環。
成本與良率需要權衡：中介層、精細 RDL、額外測試和多晶粒組裝都會影響成本與整體良率。小晶粒有機會改善單顆晶粒的製造彈性，但封裝步驟更多，不能簡化成「晶粒越多就一定越便宜」。
效能取決於整套系統：HBM 容量與頻寬、晶粒間連線、供電、冷卻和軟體排程必須協同設計。封裝是 AI 晶片的重要一環，不是單獨決定模型訓練速度或推論效能的保證。

ASE 的 VIPack 資料也把異質整合、頻寬、供電、散熱與跨晶片協同設計放在同一平台討論。這反映出先進封裝的收益和限制往往同時出現：連線愈密，對製程控制、測試和熱設計的要求也愈高。ASE VIPack 技術平台列有扇出型、2.5D／3D 與共同設計方案。

選讀 AI 晶片規格時，可以先看什麼？

若要評估一款 AI 加速器，不妨依序確認：它整合幾顆運算晶粒、記憶體種類與容量為何、晶粒間互連規格是多少、散熱與供電條件如何，以及廠商公布的是封裝內鏈路、HBM 頻寬，還是系統級互連。不同指標不能混為一談。接著再看實際工作負載、軟體支援與整機功耗；單看「採用 CoWoS」或「使用 3D 封裝」等字樣，無法完整判斷效能或成本。

總結：先進封裝透過高密度互連、晶粒並排或垂直堆疊，把不同製程與功能的晶粒整合成系統。AI 晶片仰賴它把運算與 HBM 更緊密地連結，擴大資料搬移能力與設計彈性；同時，熱、供電、測試、成本與良率仍須一併考量。閱讀產品規格時，把封裝架構視為系統設計的一部分，並與記憶體及互連數據一起比較，才能看出它真正解決的問題。